• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1991020094A1
    申请号:PCT/JP1991/000784
    申请日:1991-06-11
    公开日:1991-12-26
    发明作者:Yasuhisa Hirabayashi；Takashi Sakuda；Kazuhiko Ookawa；Yasuhiro Oguchi
    申请人:Seiko Epson Corporation；
    IPC主号:H01L27-00
    专利说明:
    [0001] 明 細 書 半導体装置 技術分野
    [0002] 本発明は、 複数の M I S F E T (絶縁ゲ一 ト型電界効果トランジ スタ） を有する基本セルが連続して形成された半導体装置に関し、 特に、 マスタースライス方式による C M O S型大規模集積回路の構 成が可能な半導体装置に関するものである。 背景技術
    [0003] 図 1 1に、 一般に用いられているマスタースライ ス方式により製 造された相補型の絶縁ゲ一 ト型電界効果トラ ンジスタ （ C M O S ) の半導体装置を示している。 本図に示してある半導体装置は、 2つ の Pチャンネル M O Sと、 2つの Nチャ ンネル M O Sにより構成さ れるセルを基調として形成されたゲー トァレイ方式による半導体装 置である。 そして、 上記の半導体装置を用いてスタティ ック型の R AM面路 （ S R AM) を構成している。
    [0004] 図 1 2に、 この半導体装置の基調とされているセル 1を示してあ る。 このセル 1 においては、 半導体装置上の P型のゥヱル 1 0に形 成されたポリ シリコン製のゲー ト 1 4をマスクとして不純物を導入 , して高濃度の N型層拡散層を形成している。 この高濃度の N型拡散 層 1 5 とゲー ト電極 1 4により、 2つの Nチャンネル M O S ( N - MO S ) 1 1および 1 2が形成されている。 この 2つの N— MO S 1 1、 1 2はそれぞれのゲー ト電極 1 4が並列となっており、 同一 の配向性を有している。 N型拡散層 1 5は、 MO S 1 1、 1 2に共 有されているので、 この領域をそれぞれのソースあるいはドレイ ン 領域として共通に用いられるようになつている。 さらに、 これらの MO S 1 1、 1 2と並列に、 セル 1の隣接するセルと瞎合う領域に 高濃度の P型拡散層によるス ト ツバ層 1 6が形成されている。 この ス ト ツバ層 1 6は、 赂長方形の拡散層で、 隣接するセル同士の N— MO Sを分離して、 セル間の半導体表面が反転してチャネルが形成 されることを防止するように形成されている。 また、 このス ト ツバ 層 1 6を介して電源供給ライ ンを基板に接続して、 基板電位と電源 i o 電位の差を減少する。 そして、 MO Sに形成されている寄生トラン ジスタのラッチァップを防止するようにしている。
    [0005] 一方、 セル 1には、 上記の N— M 0 S 1 1、 1 2と対称に、 2つ の Pチャ ンネル MO S ( P -M 0 S ) 2 1、 2 2が形成されている。 これらの P— MO S 2 1、 2 2も、 N-MO S l l、 1 2と同様に ボリ シリ コン製のゲート電極 2 4をマスクとして形成された高濃度 の P型拡散層 2 5が形成される。 そして、 この拡散層 2 5とゲート 電極 2 4により 2つの P— MO S 2 1、 2 2が並列に形成されてい る。 また、 そのソースあるいはドレイ ン領域が共有されていること も N— MO S l l、 1 2と同様である。 これらの P— MO S 2 1、
    [0006] 20 2 2に対しても、 ス ト ツバ層 1 6と同じ目的のために、 高濃度の N 型拡散層によりス ト ツバ層 2 6が形成されている。
    [0007] 以上のように、 2つの N— M 0 S 1 1および 1 2、 2つの P 0 S 2 1および 2 2、 ス ト ツバ層 1 6および 2 6により 1つの基準 となるセル 1が構成されている。 そして、 マスタースライ ス方式に よる半導体装置は、 この基準セルが一定の間隔で連続的に形成され ており、 これらの基準セルを A 1 などの配線で接続して所望の回路 を得るようにしている。 図 1 1に示した装置は、 この 1例であり、 縦横の固定配線規則に従って設計するゲー トアレイ手法を用いて S R AMが構成されている。 P— MO Sと N— MO Sが連続して形成 されている従来の相補型の半導体装置における問題点として、 上記 の S R AMのような、 デ一タスイ ツチの回路部を N— M 0 S単体に より構成する回路であっても、 回路設計上 1つの基本セルを使用せ ざるを得ないことが挙げられる。 また、 配線規則を考慮すると P— M O Sと N— M O Sの面積すなわちチャ ンネル幅を大き く変えるこ とが困難であり、 このため、 回路の作動時間が応答時間の遅い P— MO Sにより決定されてしまうことが挙げられる。
    [0008] 図 3および図 4に、 本例の S RAMの回路を示してある。 本例の S R AMは、 N— MO Sを伝送ゲー トとしている 9素子により構成 された論理回路である。 この回路の書込みおよび読出の双方に設置 された伝送ゲー トは、 N— MO S 4 1、 4 2で構成されている。 こ のように、 N— MO S単体でゲー トが形成された回路を、 上述した 従来の相補型半導体装置で構成すると、 図 1 1に示すように、 9素 子の回路に対して 3つの基本セルが、 すなわち、 1 2素子の面積が 必要になってしまう。
    [0009] 一方、 半導体装置の作動時間については、 一般に以下の関係が成 立する。
    [0010] t r = 4 x C/ ( ^ X H ,V d d ) · · . ♦ ( 1 ) ここで、 t r は応答時間であり、 M 0 Sの立ち上がりあるいは立ち 下がりの時間を示す。 Cは負荷容量であり、 それぞれの M O S自体 の容量およびその MO Sに寄生している配線などの容量である。 H はチャネル幅、 V d dは電源電位である。 また、 /Sは MO Sの単位 長さ当たりの電流増幅率であり、 P— MO Sの電流増幅率は、 N— MO Sのそれの約 1 /2〜 1ノ3である。 すなわち、 チャネル幅 H が赂同等とすると、 P— MO Sの応答時間 tr は、 N— MO Sと比 較して約 2〜3倍である。 例えば、 従来の相捕型半導体装置におい て、 P— MO Sと N— MO Sによりィ ンバータを構成する場合は、 チャネル幅 Hが同等であるため、 このィ ンバータの立ち上がり時間 は、 立ち下がり時間の約 2〜3倍の時間が必要となる。 従って、 複 数のィ ンバータの接続された回路においては、 P— M 0 Sの応答時 間に装置の作動時間が左右される。
    [0011] 上記のような問題点に鑑みて、 本発明の課題は、 P— MO Sと N -MO Sとが連続的に形成されるマスタースライス方式の半導体装 置において、 そのレイァゥ トを改善することにより、 回路の占有す る面積を滅少して、 半導体装置の使用効率を向上することにある。 さらに、 本発明においては、 回路の占有面積の増加を抑制して、 M 0 S論理回路の作動時間の短縮が可能な半導体装置を実現すること も目的としている。 発明の開示
    [0012] マスタースライス方式による相補型の半導体装置には、 複数の基 本セルが連続して配置されている。 この基本セルは、 単数あるいは 複数の絶縁ゲート型トランジスタ （M I S F ET) と、 これらの M I S F E Tを腠接する基本セルの M I S E F Tから分離するための ス ト ツバ層とにより構成されている。 そして、 これらの基本セルは. それぞれの M I S F ETおよびス ト ツバ層が並列になるように、 連 続して配置されている。 このような半導体装置において、 ス ト ツバ 層の形成されている基本セルと隣合う領域に、 ス ト ツバ層と隣接し て小型の M I S F E Tを形成することが可能である。 すなわち、 従 来ス ト ツバ層の占有していた基本セルと隣合う領域に、 ス ト ッパ層 に加えて、 基本セルを構成する M I S F ETより面積の小さいサブ M I S F E Tを形成する。
    [0013] このようなサブ M I S F ETは、 第 1導電型の拡散層により第 1 導電型の M I S F E Tと並列に形成することが可能である。 また、 第 2導電型の拡散層により第 2導電型の M I S F E Tと並列に形成
    [0014] 1 0 することも可能である。 さらに、 第 1導電型の M I S F E Tと、 第 2導電型の M I S F E Tのそれぞれと並列にそれぞれの導電型のサ ブ M I S F E Tを形成することも可能である。
    [0015] これらのサブ M I S F E Tの形成される方向を、 基本セルを構成 する M I S F E Tと同一の方向となるように、 チヤネル領域が配向 している場合は、 サブ M I S F E Tに対してもゲー トァレイ手法を 用いて配線設計することが可能である。 また、 これらのサブ M I S F E Tを基本セルを構成する M I S F E Tと連銃して、 同一の拡散 層を用いて形成することもできる。 そして、 この拡散層を M I S F E Tとサブ M I S F E Tに共通のソースあるいはドレイ ン領域とし
    [0016] Z 0 て用いることができる。
    [0017] このような本発明に係るサブ M I S F ETを基本セルに有する半 導体装置においては、 このサブ M I S F ETを用いて単独素子の回 路要素を構成することが可能である。 例えば、 第 2導電型のサブ M I S F E Tの形成された本発明の半導体装置を用いて、 第 2導電型 Z B の M I S F ET単独で構成される伝送ゲー トを備えた回路を実現す る場合は、 サブ M I S F E Tにより伝送ゲ一トを構成することによ り、 回路の占有する基本セルの数量を滅ずることが可能である。 従 つて、 従来の相捕型の半導体装置のように、 この単独の素子で実現 される回路要素のために、 双方の導電型の M I S F Ε Τを備えた基 本セルを占有する必要はない。 このため、 半導体装置の使用効率の 向上が図られる。 さらに、 1つの回路を構成する基本セルの数量を 減少することができるので、 各 M I S F Ε Τを接続する配線の長さ を短くすることができる。 このため、 M I S F E Tに寄生する配線 などの容量が削滅され、 上述した式 （ 1 ) に示す負荷容量の減少を 0 図ることができる。 従って、 本発明の半導体装置を用いて回路を構 成することにより、 回路の作動時間を短縮することが可能となる。 一方、 第 1導電型のサブ M I S F E Tの形成された本発明の半導 体装置を用いて論理回路を形成する場合においては、 回路の作動時 間を大幅に短縮することが可能である。 すなわち、 第 1導電型のサ ブ M I S F E Tと、 第 1導電型の M I S F E Tとを並列に接続する ことにより、 見かけ上のチャネル幅を拡幅することが可能であり、 このため、 式 （ 1 ) に示すように、 第 1導電型の応答時間を第 2導 電型の応答時間に近づけることができる。 従って、 本発明の半導体 装置を用いて構成された論理面路の作動時間の短縮が図られる。
    [0018] Z 0
    [0019] 図面の簡単な説明
    [0020] 図 1 は、 本発明の実施例 1に係る Nチヤ ンネル型のサブ M 0 Sを 有する半導体装置を用いた S R A Mの構成を示すレイァゥ ト図であ る。
    [0021] 図 2は、 図 1に示す半導体装置の基本セルの構成を示すレイァゥ ト図である。
    [0022] 図 3は、 図 1に示す S R A Mの論理回路を示す回路図である。 図 4は、 図 1 に示す S R A Mの回路を示す回路図である。
    [0023] 図 5は、 本発明の実施例 2に係る Pチャンネル型のサブ M 0 Sを 有する半導体装置を用いた出力マルチプレクサの構成を示すレイァ ゥ ト図である。
    [0024] 図 6 は、 図 1 に示す出力マルチプレクサの論理回路を示す回路図 ある
    [0025] 図 7は、 図 1に示す出力マルチプレクサの回路を示す回路図であ る。
    [0026] 図 8は、 本発明の実施例 3に係る Nチヤ ンネル型および Pチヤ ン ネル型のサブ M O Sを有する半導体装置を用いた S R A Mの構成を 示すレイァゥ ト図である。
    [0027] 図 9は、 図 8に示す S R A Mの論理回路を示す回路図である。 図 1 0は、 図 8に示す本発明の半導体装置の構成を示すレイァゥ ト図である。
    [0028] 図 1 1 は、 従来の相補型の半導体装置を用いた S R A Mの構成を 示すレイァゥ ト図である。
    [0029] 図 1 2は、 図 1 1に用いられている基本セルの構成を示すレイァ ゥ ト図である。 発明を実施するための最良の形態
    [0030] 次に、 本発明に係る半導体装置の望ましい実施例を添付図面を参 照して説明する。
    [0031] 〔実施例 1 〕 図 1に、 本発明の実施例 1に係る Nチヤンネル型のサブ MO Sが 形成されている半導体装置を用いた S R AMのレイァゥ トを示して ある。 本例においては、 半導体装置に形成されている基本セルのう ち、 2つの基本セル 1. 1および 1. 2により S RAMの 1つのメ モリ一回路が構成されている。
    [0032] 図 2に、 図 1の半導体装置を構成している基本セルの構成を示し てある。 本例の基本セル 1 は、 P型のゥヱル 1 0に、 2つの Nチヤ ンネル MO S ( N -M 0 S ) 1 1および 1 2が形成されている。 こ れらと並列に高濃度の P型拡散層によりス ト ツバ層 1 6が形成され
    [0033] 1 0 ており、 このス ト ツバ層 1 6を挟んで後述する Pチャンネル MO S ( P -MO S ) 2 1、 2 2 と逆倒に、 サブ MO S 1 3が形成されて いる。 このサブ M 0 S 1 3は、 N— M 0 S 1 1、 1 2 と同様にポリ シリコン製のゲー ト電極 1 4をマスクとして導入された高濃度の N 型拡散層 1 5により形成された Nチヤ ンネル MO Sであり、 N— M
    [0034] I 5 0 S 1 1、 1 2 と並列に形成されている。 このサブ MO S 1 3のソ —スあるいはドレイ ンとして用いられる N型拡散層 1 5は、 上記の N-MO S 1 1を構成している N型拡散層 1 5 と同一のものとなつ ているので、 この N型拡散層 1 5の領域を、 サブ MO S 1 3 と N— M 0 S 1 1のソースあるいはドレイ ンの領域として共用することが
    [0035] Z 0 可能となっている。 このサブ MO S 1 3は、 基本セル 1の他の基本 セルと隣接する頷域に、 ス ト ツバ層 1 6 と並ぶように形成されてい る。 従って、 サブ MO S 1 3のチャネル輻 H ' は、 基本セル 1を構 成している N— M O S 1 1および 1 2のチャネル幅 Hの約 1ノ2 と なっている。 このように、 本例の装置においては、 図 1 2に示した 従来の半導体装置のから基本セルの面積を増加することなく、 サブ M 0 Sが基本セルの中に導入されている。
    [0036] 一方、 本例の基本セル 1を構成する 2つの P— M 0 S 2 1および 2 2は、 上述した従来の相補型の基本セルと同様に、 2つの N— M 0 S 1 1および 1 2 と対称となるように形成されている。 さらに、 これらの P— M 0 S 2 1、 2 2を隣接する基本セルから分離するス ト ツバ層 2 6 も従来の基本セルと同様に形成されている。 これらに ついては、 従来のものと同様につき同じ番号を付して説明を省略す る。
    [0037] このように、 本例の半導体装置においては、 従来の基本セルを構 成していた 2つの N— MO S 1 1および 1 2、 2つの P— MO S 2 1および 2 2、 ス ト ツバ層 1 6および 2 6に、 1つの Nチャ ンネル 型のサブ MO S 1 3が加わって基本セル 1が構成されている。 この ため、 N— M 0 S単体で形成される伝送ゲー トのような回路素子は、 このサブ M O S 1 3を用いて形成できるようになっている。
    [0038] 図 3および図 4に、 上記の図 1 に示した S R AMの回路を示して ある。 本例の S R AMは、 N— M O Sを伝送ゲー トとして用いた 9 素子のメ モ リ ー回路である。 本回路においては、 先ず、 ライ トイネ 一ブル信号 Wに基づき伝送ゲート 4 1が開き、 データライ ン 5 1か らの信号が P -M O S 4 6 と N— M O S 4 7で構成されるィ ンバー タ 3 1に印加される。 このイ ンバータ 3 1により増幅された信号は、 P—M O S 4 4 と N— M O S 4 5により構成されるイ ンバータ 3 2 に印加される。 ライ トイネーブル信号 Wがオフとなると、 N— M O Sで構成された伝送ゲート 4 1が閉となり、 P— M O Sで構成され た伝送ゲート 4 3が開く。 このため、 この伝送ゲー ト 4 3を介して ィ ンバータ 3 2により増幅された信号が再度ィ ンバータ 3 1 に印加 されるので、 イ ンバータ 3 1および 3 2により情報が記録される。 次に、 リードイネ一ブル信号 Rにより、 N—MO Sで構成された 伝送ゲ一ト 4 2が開く と、 ィ ンバータ 3 1および 3 2に保持されて いた情報が、 P— MO S 4 8 と N— MO S 4 9で構成されるィ ンバ ータ 3 3により増幅されてビッ トライ ン 5 2に現れる。
    [0039] この回路を実現する本例の半導体装置においては、 上述した図 2 に示す基本セル 1が縦および横に連続的に形成されており、 これら の基本セルを内部配線によって接続して所望の回路を得るようにし ている。 そして、 上記の面路は、 図 1に示すように 2つの基本セル
    [0040] I 0 1. 1および 1. 2を用いて実現されている。 内部配線の設計にあ たっては、 配線が直交するデザィ ンルールを持つゲートァレイ手法 が採用されている。 先ず、 電源配線は、 各 MO Sを直交するように 配線されており、 P— M 0 Sに対しては V d dが接続され、 N— M 0 Sに対しては V s sが接続されている。 各電源配線は、 基板電位
    [0041] I 5 を落として MO Sに寄生している トランジスタによるラッチアップ を防止するため、 それぞれのセルのス ト ツバ層 1 6. 1、 1 6. 2、 2 6. 1、 2 6. 2とヴィァ 1 9により接続されている。
    [0042] そして、 これらのセル 1. 1、 1. 2に舍まれている各 MO Sに 対して、 上述した S R AMを構成するように配線が接続されている <
    [0043] 20 先ず、 セル 1. 1の Nチャ ンネル型のサブ M O S 1 3. 1により読 出のために伝送ゲート 4 2が形成される。 次に、 P— MO S 2 1. 1 と N— MO S 1 1. 1によ.りィ ンバータ 3 3が構成され、 P— M 0 S 2 2. 1 と N— MO S 1 2. 1 によりイ ンバータ 3 1が構成さ れる。 セル 1. 2においては、 先ず、 サブ M 0 S 1 3. 2により書 込みの伝送ゲー ト 4 1 が形成されている。 そして、 P— M O S 2 1. 2により、 記憶保持の伝送ゲー ト 4 3が構成され、 P— M 0 S 2 2. 2 と N— M O S 1 2. 2によりイ ンバータ 3 2が構成されて いる。 このセルの N— M 0 S 1 1. 2は、 伝送ゲート 4 1 に用いら れているサブ M O S 1 3. 2 と、 ィ ンバータ 3 2に用いられている N— M O S 1 2. 2を分離するために、 ゲ一 ト電極が、 ス ト ツバ層 1 6. 2を介して電源 V s sに接続されている。
    [0044] 上記のように、 本例のサブ M O Sを有する半導体装置を用いるこ とにより、 本例の S R AMを 2つの基本セルにより実現できる。 こ のような回路を形成するためには、 従来の半導体装置においては、 図 1 1に示すように、 3つのセルが必要であった。 しかしながら、 図 1 に示すように、 本例の装置を用いるこ とにより、 一方のセル 1. 2のサブ MO S 1 3. 2を用いて書込みの伝送ゲート 4 1を形 成し、 他方のセル 1. 1のサブ M O S 1 3. 1を用いて読出の伝送 ゲー ト 4 2を形成することができる。 このため、 9素子のメモリー 回路を 2つのセルで構成可能となっている。
    [0045] 本例の装置上に形成された回路においては、 伝送ゲー ト 4 1、 4 2に Nチヤ ンネル型の M O Sが採用されているため、 その立ち上が り時間は比較的短い。 従って、 これらの伝送ゲート 4 1、 4 2をチ ャネル幅の狭いサブ M 0 S 1 3. 1、 1 3. 2を用いて構成しても 回路の作動時間に与える影響は小さい。 また、 従来の装置であれば、 本例の回路を形成するために、 3つのセルが必要となっていたので， 従来の装置と比較すると、 本例の装置においては、 各 M O Sに関連 する配線容量が減少し、 寄生容量が少なくなるため、 回路の作動時 間の短縮が図られていると言える。
    [0046] また、 従来の半導体装置の 2 Z 3のセルで回路を構成できるので、 半導体装置の使用効率は向上していることは、 もちろんである。 こ のため、 本例の装置を用いてメモリ一用の I Cを小型化でき、 また、 集積度を上げることも可能である。
    [0047] 〔実施例 2 〕
    [0048] 図 5に、 実施例 2に係る Pチヤ ンネル型のサブ M O Sが形成され ている本例の半導体装置を示してある。 本図に示す回路は、 2出力 のマルチプレクサである。 本例の半導体装置は、 実施例 1 とは逆に、 P— M 0 S側のス ト ツバ層 2 6 . 1および 2 6 . 2 と隣接して、 P チャ ンネル型のサブ M 0 S 2 3 . 1および 2 3 . 2が形成されてい る。 その他の基本セルの形状は、 実施例 1 と同様につき同番号を付 して説明を省略する。 また、 本例の半導体装置はこれらの基本セル が連続的に形成されていることも、 実施例 1 と同様である。
    [0049] 図 6および図 7に、 本実施例の装置に構成されている回路を示し てある。 本回路は、 2出力のマルチプレクサであり、 出力を増幅す るイ ンバータ 6 1、 6 2 と、 リードイネーブル信号 Rおよびその反 転信号 X Rにより開閉する伝送ゲート 6 3、 6 4により構成されて いる。 この回路においては、 リードィネーブル信号 Rおよびその反 転信号 X Rにより、 伝送ゲート 6 3が開く と、 出力 0 1がィ ンバー タ 6 1 により増幅されて出力側に出力信号 X 1が現れる。 出力 0 2 および出力信号 X 2 と、 伝送ゲート 6 4およびィ ンバータ 6 2にお いても、 同様である。
    [0050] このような回路において、 信号の立ち上がり時間は、 イ ンバータ を構成する P— M O Sの応答時間に左右される。 そして、 一般に P 一 M O Sの応答時間は、 前述したように、 N— M O Sの応答時間の 2〜 3分の 1であるので、 この回路の作動時間を短縮するためには、 P -M 0 Sの応答時間を短縮することが必要である。 このために、 従来の半導体装置においては、 P— M O Sを 2つ並列に接続するな どの対策をしている。 従って、 P— M O Sおよび N— M O Sを各 2 づっ備えた基本セルにより 1つのィ ンバータしか構成できないこと もめる
    [0051] 本例の装置においては、 図 7に示すように、 Pチャンネル型のサ ブ M O S 7 3 と P— MO S 7 1 とを並列に接続して P— M O Sの応 答時間を改善している。 このため、 1つのセルでイ ンバータと伝送 ゲー トを構成でき、 半導体装置の使用効率を向上することが可能と なっている。
    [0052] 図 7に基づき本例の回路構成を説明すると、 並列に接続きれた P -M 0 S 7 1 とサブ M O S 7 3および N— M O S 7 2によりイ ンバ ータ 6 1が構成されている。 そして、 N— M O S 7 4 と P— M O S 7 5 とにより伝送ゲート 6 3が構成されている。 同様に、 P— M 0 S 7 6、 サブ M O S 7 7および N— M O S 7 8によりイ ンバータ 6 2が構成され、 N— M O S 7 9 と P—M O S 8 0により伝送ゲ一ト 6 が構成されている。
    [0053] 本例の半導体装置においては、 この回路が、 図 5に示すように、
    [0054] 2つの基本セル 1. 1および 1. 2により構成されている。 本例に おいても、 実施例 1 と同様にゲー トアレイを用いて配線されており 電源供給線 V d dおよび V s sのそれぞれも、 実施例 1 と同様に、 、 ス ト ツバ層 1 6. 1、 1 6. .2、 2 6. 1、 2 6 , 2 と接繞されて いる。 基本セル 1. 1 の配線については、 サブ M 0 S 2 3. 1 と P
    [0055] -M 0 S 2 1. 1が並列となるように、 それぞれのゲー ト電極が接 続されている。 そして、 これらの M 0 Sの ドレイ ンは、 N— M O S 1 1. 1の ドレイ ンと接続されてィ ンバータ 6 1が構成されている。 さらに、 P— M O S 2 1. 1の ドレイ ン領域をソース領域とした P — MO S 2 2. 1 と、 N— M O S 1 1. 1の ドレイ ン領域をソース 領域とした N— M O S 1 2. 1 とにより伝送ゲー ト 6 3が構成され ている。 このように構成されたセルにおいて、 出力 0 1が N— MO S 1 1. 1 と P— MO S 2 1. 1のゲ一ト電極に印加され、 出力信 号 X Iが N— MO S 1 2. 1 と P— MO S 2 2. 1の ドレイ ンから 引き出されることによりマルチプレクサが構成されている。
    [0056] セル 1. 2に形成されている 2つの P— M 0 S 2 1. 2および 2 2. 2 と、 2つの N— MO S 1 1. 2および 1 2. 2さらにサブ M 0 S 2 3. 2 も、 セル 1. 1 と同様に配線されてマルチプレクサを 構成している。
    [0057] このように、 本例の半導体装置においては、 1つのセルによりィ ンバータと伝送ゲートを形成することが可能であり、 同時に、 サブ MO Sを用いることにより、 ィ ンバークの作動時間を短縮すること が可能となっている。 従って、 半導体装置の使用効率を減ずること なく、 作動時間の短縮を図ることが可能である。 さらに、 従来の半 導体装置においては、 作動時間の短縮のために多数の基本セルが用 いられているため、 これらの基本セルを接続する配線の寄生容量が 増加してしまい充分な時間の短縮が図られていなかった。 しかしな がら、 本例の半導体装置を用いて回路を構成する場合は、 基本セル が増加することはなく配線の寄生容量の増加による作動時間への影 響は少ない。 また、 この回路においては、 Pチャ ンネル MO Sの駆 動能力が高まつているので、 論理レベルのバラ ンスを保つことが可 能であり、 A C特性、 D C特性も向上している。 〔実施例 3〕
    [0058] 図 8に本実施例に係る Nチヤ ンネル型のサブ M O Sと、 Pチャ ン ネル型のサブ M 0 Sとを 1つのセルの中に有する半導体装置を示し てある。 本例の装置に構成されている回路は、 実施例 1 と同様の S R AMであり、 本例においては、 伝送ゲート 4 1、 4 2、 4 3が N チャ ンネル M O Sと Pチャ ンネル M O Sとで構成された伝送ゲー ト である。
    [0059] 図 9に本例の回路を示してある。 本例の回路に用いられている書 込みのための伝送ゲートは、 ライ トイネーブル信号 Wとその反転信 号 XWに基づき開閉する。 また、 読出のための伝送ゲートは、 リー ドィネーブル信号 Rとその反転信号 X Rに基づき開閉する。 その他- イ ンバータ 3 1、 3 2、 3 3などの動作は、 実施例 1 と同様に付き- 同番号を付して説明を省略する。
    [0060] 本例の半導体装置において、 上記の回路が 2つの基本セル 1. 1 および 1. 2を用いて構成されている。 すなわち、 Pチャ ンネル型 のサブ M O S 2 3. 1 と Nチャ ンネル型のサブ MO S 1 3. 1 とに より伝送ゲー ト 4 1が構成され、 N— MO S 1 1. 1 と P— M O S 2 1. 1により、 伝送ゲート 4 3が構成されている。 P— M 0 S 2 2. 1 と N— M O S 1 2. 1 によりイ ンバータ 3 2が構成されてい る。 セルし 2においては、 Pチャ ンネル型のサブ M O S 2 3. 2 と Nチヤ ンネル型のサブ M 0 S 1 3. 2 とにより読出の伝送ゲー ト 、 4 2が構成されている。 そして、 P— MO S 2 1 , 2 と N— M O S 1 1. 2によりイ ンバータ 3 3が構成され、 P— MO S 2 2. 2 と N -MO S 1 2. 2によりィ ンバータ 3 1が構成されている。 伝送 ゲート 4 2の出力は、 ビッ トライ ン 5 2に接続されている。 このような 1 2素子の回路は、 従来の 2つの N— M O Sと 2つの P— M O Sにより構成された基本セルによる半導体装置においては、 3つのセルを用いて構成されていた。 しかしながら、 本例の半導体 装置を用いることにより、 同じ面積の基本セル 2つにより 1 2素子 の回路を実現することが可能である。 従って、 半導体装置の集積率 を向上することが可能であると同時に、 配線等の寄生容量を減少し て回路の作動速度を向上することができる。
    [0061] 図 1 0に、 基本セル 1が連続的に形成された本例の半導体装置を 示してある。 このように、 本例の半導体装置においては、 マスター スライス方式を用いて基本セル 1が上下、 左右に連続的に形成され ており、 これらのセル間を配線で接繞されて上述したメモリー回路 などが多数形成されて 1つの集積回路となっている。
    [0062] なお、 上記において説明した実施例では、 サブ M O Sがすべて基 本セルの外側、 すなわち、 ス ト ツバ層を挟んで配置されている例を 示している。 しかしながら、 これらの例とは逆に、 サブ M O Sを基 本セルの内側に配置することも可能である。 また、 一方の導電型の サブ M 0 Sを基本セルの内側に配置し、 他方の導電型のサブ M 0 S を基本セルの外側に配置することも勿論可能である。 産業上の利用可能性
    [0063] 以上のように、 本発明に係るサブ M I S F E Tの形成された基本 セルを有する半導体装置を用いることにより、 半導体装置の使用効 率を高めて集積率を向上でき、 さらに、 作動時間を短縮することが 可能である。 従って、 本例の装置を用いて集積度の高いメモリ 一素 子、 および小型で高速の入出力装置を実現することができる。
    权利要求:
    Claims 請 求 の 範 囲
    1 . 配列された複数の基本セルを有し、 該基本セル内および該基本 セル間を接続して所定の回路を構成する半導体装置であって、 前記基本セルが、 少なく とも 1 つの基本セルを構成する主 M I S F E Tと、 該主 M I S F E Tを隣合う他の基本セルの主 M I S F E Tから分離するために該主 M I S F E Tと並列に配置されたス ト "ノ バ層と、 このス ト ツバ層の配置されている前記他の基本セルと隣合 う領域に形成されている前記主 M I S F E Tより面積の小さいサブ
    1 0 M I S F E Tとを備えていることを特徴とする半導体装置。
    2 . 請求項 1において、 前記基本セルは、 少なく とも 1つの第 1導 電型チヤネルの形成される第 1導電型の M I S F E Tと、 少なく と も 1つの第 2導電型チャネルの形成される第 2導電型の M I S F E Tとを備えており、
    1 5 前記主 M I S F E Tは、 前記第 1導電型および第 2導電型の少な く とも何れか一方の導電型の M I S F E Tであり、
    前記ス ト ツバ層は、 前記主 M I S F E Tと異なる導電型の拡散層 であり、
    前記サブ M I S F E Tは、 前記主 M I S F E Tと同じ導電型チヤ
    Z 0 ネルの形成される M I S F E Tであることを特徴とする半導体装置。
    3 . 請求項 2において、 前記第 1および第 2導電型の M I S F E T のチャネル領域は同一方向に配向していることを特徴とする半導体
    4 . 請求項 3において、 前記第 1および第 2導電型の M I S F E T Z S のゲー ト電極は互いに並列に配置されていることを特徴とする半導
    5 . 請求項 2ないし 4のいずれかの項において、 前記基本セルは、 少なく とも第 1導電型および第 2導電型のいずれかの導電型の一対 の M I S F E Tを有し、 その 1対の I S F E Tがソース領域およ びドレイ ン領域のいずれかを共有していることを特徴とする半導体
    6 . 請求項 2ないし 5いずれかの項において、 前記主 M I S F E T と前記サブ M I S F E Tは、 そのソース領域と ドレイ ン領域のいず れかを共有していることを特徴とする半導体装置。
    7 . 請求項 2ないし 6のいずれかの項において、 前記サブ M I S F E Tのチヤネル幅が、 前記主 M I S F E Tのチヤネル幅より狭いこ とを特徴とする半導体装置。
    类似技术:
    公开号 | 公开日 | 专利标题
    JP6537583B2|2019-07-03|半導体集積回路装置
    US9449667B2|2016-09-20|Memory circuit having shared word line
    JP2015144281A|2015-08-06|半導体装置
    US6333866B1|2001-12-25|Semiconductor device array having dense memory cell array and heirarchical bit line scheme
    KR100217210B1|1999-09-01|바이씨모스 게이트 어레이용 베이직 셀
    US6847542B2|2005-01-25|SRAM cell and integrated memory circuit using the same
    US5923060A|1999-07-13|Reduced area gate array cell design based on shifted placement of alternate rows of cells
    KR930006842B1|1993-07-24|반도체 집적회로
    US6781915B2|2004-08-24|Semiconductor memory device
    KR900002664B1|1990-04-21|시리얼 데이터 기억 반도체 메모리
    KR920001078B1|1992-02-01|스태틱 랜덤 액세스 메모리|장치
    JP2927463B2|1999-07-28|半導体記憶装置
    US6900478B2|2005-05-31|Multi-threshold MIS integrated circuit device and circuit design method thereof
    US4651190A|1987-03-17|Semiconductor integrated circuit
    US4044340A|1977-08-23|Semiconductor memory
    US6347062B2|2002-02-12|Semiconductor memory device
    JP2589949B2|1997-03-12|記憶セル
    US8203868B2|2012-06-19|Semiconductor memory device
    US5744844A|1998-04-28|CMOS SRAM cell
    US7002826B2|2006-02-21|Semiconductor memory device
    US6714439B2|2004-03-30|Semiconductor memory device
    US7129562B1|2006-10-31|Dual-height cell with variable width power rail architecture
    CN1753103B|2011-09-28|其中具有分级位线选择电路的集成电路存储设备
    US7123504B2|2006-10-17|Semiconductor integrated circuit device having static random access memory mounted thereon
    JP5025073B2|2012-09-12|デュアルポート半導体メモリ装置
    同族专利:
    公开号 | 公开日
    JP3186059B2|2001-07-11|
    SG63558A1|1999-03-30|
    DE69130150D1|1998-10-15|
    DE69130150T2|1999-04-15|
    EP0486699B1|1998-09-09|
    EP0486699A4|1992-06-24|
    HK1009307A1|2000-06-16|
    EP0486699A1|1992-05-27|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1991-12-26| AK| Designated states|Kind code of ref document: A1 Designated state(s): JP KR US |
    1991-12-26| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1992-02-13| WWE| Wipo information: entry into national phase|Ref document number: 1991910632 Country of ref document: EP |
    1992-05-27| WWP| Wipo information: published in national office|Ref document number: 1991910632 Country of ref document: EP |
    1998-09-09| WWG| Wipo information: grant in national office|Ref document number: 1991910632 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP15703590||1990-06-15||
    JP2/157035||1990-06-15||
    JP15703690||1990-06-15||
    JP2/157036||1990-06-15||JP50994491A| JP3186059B2|1990-06-15|1991-06-11|半導体装置|
    EP91910632A| EP0486699B1|1990-06-15|1991-06-11|Semiconductor device|
    DE1991630150| DE69130150T2|1990-06-15|1991-06-11|Halbleiteranordnung|
    HK98109965A| HK1009307A1|1990-06-15|1998-08-18|Semiconductor device|
    [返回顶部]